在 AMD EPYC 7002 系列處理器(代號 “Rome”)中,每個 L3 快取的大小為 16MB,且每個 L3 快取由 4 個核心共享。因此,每個核心對應 4MB 的 L3 快取。這意味著在一個 8 核心的 CCD(核心晶片組)中,包含兩個 4 核心的 CCX(核心複合體),每個 CCX 共享 16MB 的 L3 快取。這種配置在 AMD 的 Zen 2 架構中得以實現
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